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    • 专利摘要:
    本發明揭露一種積體電路，包括複數個記憶體電路與複數個邏輯電路。該等記憶體電路在一晶粒上沿著複數個行與複數個列設置。每個記憶體電路包括複數個記憶體單元。該等邏輯電路設置在沿著該等行與該等列的該等記憶體電路之間的該晶粒上。該等邏輯電路配置以與該等記憶體電路的一個或多個通訊。
    公开号:TW201324221A
    申请号:TW101143703
    申请日:2012-11-22
    公开日:2013-06-16
    发明作者:Joseph Holt；Roy Mader；Brandon Greiner；Scott B Anderson
    申请人:Marvell World Trade Ltd；
    IPC主号:G11C5-00
    专利说明:
    系統晶片上記憶體電路及邏輯電路的佈局
    本發明通常涉及積體電路(IC，Integrated Circuit)，尤其涉及系統晶片(SOC，System On Chip)中的記憶體電路與邏輯電路的佈局。
    本文提供的先前技術描述是為了一般性地呈現出本發明背景的目的。發明人所做的工作，即已在此先前技術部分中作出描述的工作，以及說明書方面不應作為申請時的現有技術的內容，這些均不應被明確或隱含地承認為相對於本發明的現有技術。
    一SOC典型地包括處理器以及記憶體，用以處理資料。SOC在很多裝置中都可以用來處理資料。例如，SOC在儲存裝置中可以用來處理資料，所述儲存裝置包括硬碟(HDD，Hard Disk Drive)、光碟以及固態硬碟。此外，SOC在通訊裝置中可以用來處理資料，所述通訊裝置包括智慧手機、路由器、網路交換器等等。
    現在參閱第1圖，HDD 100包括硬碟控制器(HDC，Hard Disk Controller)SOC 102、複數個讀/寫磁頭104以及磁介質106。HDC SOC 102控制HDD 100的運行。讀/寫磁頭104在磁介質106上讀取/寫入資料。HDC SOC 102包括處理器108、記憶體110以及讀/寫通道模組(通常稱為讀取通道模組)112。處理器108處理與HDD 100有關的資料。處理器108利用記憶體110來處理資料。讀取通道模組112利用讀/寫磁頭104在磁介質106上讀取以及寫入資料。讀取通道模組112可以編碼與調變即將寫入磁介質106上的資料，並且可以解調與解碼從磁介質106讀取的資料。讀取通道模組112還可以對讀取的資料執行錯誤校正(error correction)。
    現在參閱第2圖，通訊裝置200包括SOC 202，用以控制通訊裝置200的運行。如果通訊裝置200是無線通訊裝置，那麼通訊裝置200還可包括一個或多個天線204。SOC 202包括處理器206、記憶體208以及通訊模組210。處理器206處理與通訊裝置200有關的資料。處理器206利用記憶體208來處理資料。通訊模組210包括用來發送資料的發射器模組212以及用來接收資料的接收器模組214。通訊模組210可以編碼與調變即將發送的資料，並且可以解調與解碼接收的資料。通訊模組210還可以對接收的資料執行錯誤校正。
    一積體電路包括複數個記憶體電路與複數個邏輯電路。該等記憶體電路在一晶粒上沿著複數行與複數列設置。每個記憶體電路包括複數個記憶體單元。該等邏輯電路設置在沿著該等行與該等列的該等記憶體電路之間的該晶粒上。該等邏輯電路配置成與該等記憶體電路的一個或多個通訊。
    在其他特徵中，該等行與該等列設置在遠離該晶粒的一邊緣的一區域中。
    在其他特徵中，該等記憶體單元包括基於鎖存器的隨機存取記憶體單元。
    在其他特徵中，該等邏輯電路包括組合邏輯電路與時序邏輯電路的至少其中之一。
    在其他特徵中，該等記憶體電路具有一預定的記憶體容量。
    在其他特徵中，該等記憶體電路的至少其中之一具有與其他記憶體電路不同的記憶體容量。
    在其他特徵中，該等邏輯電路的至少其中之一配置以在儲存裝置的讀取或寫入操作期間處理訊號，並且將通過處理而產生的資料儲存到該等記憶體電路的一個或多個中，其中該儲存裝置包括硬碟、光碟或固態硬碟。
    在其他特徵中，該等邏輯電路的至少其中之一配置以在通訊裝置的發送或接收操作期間處理訊號，並且將通過處理而產生的資料儲存到該等記憶體電路的一個或多個中。
    在其他特徵中，該等邏輯電路中的一第一個被配置以(i)從該等記憶體電路中的一第一個中檢索一第一資料，(ii)通過處理該第一資料而產生一第二資料，以及(iii)將該第二資料儲存於該等記憶體電路中的一第二個。該等邏輯電路中的一第二個被配置以(i)從該等記憶體電路中的該第二個中檢索該第二資料，(ii)通過處理該第二資料而產生一第三資料，以及(iii)將該第三資料儲存於該等記憶體電路中的該第一個。該等邏輯電路中的該第一個被配置以處理該第三資料。
    仍就在其他特徵中，一系統包括一輸入模組以及一處理模組。該輸入模組被配置以接收資料，該資料包括(i)將要設置在晶粒上的記憶體電路與邏輯電路的列表，(ii)該等記憶體電路與該等邏輯電路的輸入訊號及輸出訊號的時序，以及(iii)該晶粒的面積。該處理模組被配置以處理該資料；確定被配置以與複數個該等記憶體電路通訊的複數個該等邏輯電路的面積是否大於或等於一預定比例的該等記憶體電路的面積；以及以一陣列式佈局將該等記憶體電路與該等邏輯電路設置於該晶粒的面積上，以響應該複數個該等邏輯電路的該面積大於或等於該預定比例的該複數個該等記憶體電路的該面積。
    在其他特徵中，該處理模組被配置以確定包括該陣列式佈局的行與列之間間距的參數。
    在其他特徵中，該處理模組被配置以依據該等記憶體電路與該等邏輯電路的輸入訊號及輸出訊號的時序來以陣列式佈局分配該等邏輯電路。
    在其他特徵中，該處理模組被配置以依據該等記憶體電路與該等邏輯電路的連接來以陣列式佈局分配該等邏輯電路。
    仍就在其他特徵中，一種方法包括接收資料，該資料包括(i)將要設置在晶粒上的記憶體電路與邏輯電路的列表，(ii)該等記憶體電路與該等邏輯電路的輸入訊號及輸出訊號的時序，以及(iii)該晶粒的面積。該方法進一步包括處理該資料以及確定被配置以與複數個該等記憶體電路通訊的複數個該等邏輯電路的面積是否大於或等於一預定比例的該等記憶體電路的面積。該方法進一步包括以陣列式佈局將該等記憶體電路與該等邏輯電路設置於該晶粒的面積上，以響應該複數個該等邏輯電路的該面積大於或等於該預定比例的該複數個該等記憶體電路的該面積。
    在其他特徵中，該方法進一步包括確定包含該陣列式佈局的行與列之間間距的參數。
    在其他特徵中，該方法進一步包括依據該等記憶體電路與該等邏輯電路的輸入訊號及輸出訊號的時序來以陣列式佈局分配該等邏輯電路。
    在其他特徵中，該方法進一步包括依據該等記憶體電路與該等邏輯電路的連接來以陣列式佈局分配該等邏輯電路。
    本發明進一步的適用範圍將從詳細描述、申請專利範圍以及圖式中顯而易見。詳細描述與具體示例僅僅是為了舉例說明的目的，而並非意圖限制本發明的範圍。
    100‧‧‧硬碟
    102‧‧‧硬碟控制器系統晶片
    104‧‧‧讀/寫磁頭
    106‧‧‧磁介質
    108、206、404‧‧‧處理器
    110、208、406‧‧‧記憶體
    112‧‧‧讀取通道模組
    200‧‧‧通訊裝置
    202、400、500、600‧‧‧系統晶片
    204‧‧‧天線
    210、408‧‧‧通訊模組
    212‧‧‧發射器模組
    214‧‧‧接收器模組
    300、300-1、300-2、300-3‧‧‧記憶體電路
    302、302-1、302-2、300-3‧‧‧可組態邏輯區塊
    402、502、602‧‧‧佈局
    410‧‧‧電源管理模組
    700‧‧‧佈局裝置
    702‧‧‧輸入模組
    704‧‧‧處理模組
    706‧‧‧輸出模組
    800‧‧‧方法
    802、804、806、808、810、812、814‧‧‧步驟
    從詳細描述與所述圖式中將更加全面地理解本發明，其中：第1圖為HDD的功能方塊圖；第2圖為通訊裝置的功能方塊圖；第3圖為第1圖HDD的讀取通道模組或者第2圖通訊裝置的通訊模組的功能方塊圖；第4圖描述包括記憶體電路與可組態邏輯區塊(CLB，Configurable Logic Block)佈局的系統晶片，其中記憶體電路沿著佈局的邊緣設置，CLB設置在佈局的中心。
    第5圖描述包括記憶體電路與CLB佈局的SOC，其中第一組記憶體電路與第二組記憶體電路分別沿著佈局的邊緣與中心設置，CLB設置在第一組記憶體電路與第二組記憶體電路之間；第6圖描述包括記憶體電路與陣列式設置的CLB的佈局的SOC；第7圖為佈局裝置的功能方塊圖，該佈局裝置確定第6圖的佈局的可行性與參數；以及第8圖為確定第6圖的佈局的可行性與參數的方法流程圖。
    記憶體電路與邏輯電路(例如，讀取通道模組112或者通訊模組210的邏輯電路)能夠以不同的方式設置在晶粒上。例如，在第一種配置中，記憶體電路可以沿著晶粒的邊緣設置，邏輯電路可以設置在晶粒的中心。在第二種配置中，記憶體電路的第一部分可以沿著邊緣設置，記憶體電路的第二部分可以設置在中心，邏輯電路可以設置在第一部分與第二部分之間。
    本發明涉及以陣列型佈局將記憶體電路與邏輯電路設置在晶粒上。以陣列型佈局設置記憶體電路與邏輯電路提供了多個好處。例如，該陣列型佈局比第一種配置與第二種配置更加有效地利用晶粒區。也就是說，當利用陣列型佈局時與當利用第一種配置或第二種配置時相比，可以在給定的晶粒區上設置更多的記憶體電路與邏輯電路。換言之，對於給定數量的記憶體電路與邏輯電路而言，陣列型佈局使用的晶粒少於第一種或第二種配置。另外，當利用陣列型佈局時與當利用第一種配置或第二種配置時相比，記憶體電路與邏輯電路之間的通訊可以更快。
    現在參閱第3圖，讀取通道模組112或通訊模組210可以利用複數個記憶體電路300-1、300-2、300-3(統稱為記憶體電路300)以及複數個可組態邏輯區塊(CLB，Configurable Logic Block)302-1、302-2、302-3(統稱為CLB 302)實施在SOC中。每個CLB 302可包括組合邏輯電路及/或時序邏輯電路。每個CLB 302可被配置成執行一個或多個不同的操作。每個記憶體電路300可包括複數個記憶體單元。例如，每個記憶體電路300可包括複數個基於鎖存器的隨機存取記憶體(LBRAM，Latch-Based Random Access Memory)的記憶體單元。每個記憶體電路300可具有一預定的記憶體容量(大約幾KB、MB或GB)。有些記憶體電路300可具有不同於其他記憶體電路300的記憶體容量。儘管只顯示了三個記憶體電路300與三個CLB 302，但是可以使用N個記憶體電路300與N個CLB 302，其中N為大於1的整數。
    一個CLB 302可與一個或多個記憶體電路300通訊。一個CLB 302可與一個或多個CLB 302通訊。一個記憶體電路300可與一個或多個記憶體電路300通訊。由第一CLB 302處理的資料可儲存於第一記憶體電路300中；由第二CLB 302處理的資料可儲存於第二記憶體電路300中，以此類推。另外，第一CLB 302可處理儲存於第二記憶體電路300中的資料，以此類推。因此，當校正錯誤時(例如，採用遞迴處理(iterative processing))，第一CLB 302可以更新由第二CLB 302處理的資料，並且被第一CLB 302更新的資料可以再次被第二CLB 302及/或第三CLB 302處理，以此類推。
    現在參閱第4圖，顯示了包含記憶體電路300與CLB 302的佈局402的SOC 400。SOC 400可包括其他組件。例如，SOC 400可包括：處理器404以及附加的記憶體406，用以處理與SOC 400有關的資料；通訊模組408，用以與位於SOC 400外部的部件通訊；以及電源管理模組410，用以管理SOC 400的一個或多個元件的電力消耗。
    在佈局402中，記憶體電路300沿著佈局402的邊緣(即，平行於SOC 400的邊緣)設置，並且CLB 302設置在佈局402的中心。因此，記憶體電路300包圍CLB 302。CLB 302與記憶體電路300之間的訊號路徑可能比兩個CLB 302之間的訊號路徑長。據此，CLB到記憶體電路的通訊可能比CLB到CLB的通訊緩慢。因此，記憶密集式處理(例如，在錯誤校正時牽涉的遞迴處理)的速度可能是不夠的。此外，佈局402往往不能充分利用，從而浪費了晶粒區。
    或者，儘管未顯示，但是記憶體電路300與CLB 302的位置可以調換。也就是說，CLB 302可以沿著佈局402的邊緣設置，而記憶體電路300可以設置在佈局402的中心。因此，CLB 302將包圍記憶體電路300。在這種配置中，儘管CLB到記憶體電路的通訊速度與佈局402相比可能提高，但是CLB到CLB的通訊速度與佈局402相比可能降低。
    現在參閱第5圖，顯示了包括記憶體電路300與CLB 302的佈局502的SOC 500。除了佈局402之外，SOC 500還可包括一個或多個SOC 400的元件。在佈局502中，第一組記憶體電路300沿著SOC 500的邊緣設置，第二組記憶體電路300設置在佈局502的中心。CLB 302設置在第一組記憶體電路300與第二組記憶體電路300之間。第二組記憶體電路300可以使用與第一組記憶體電路300類型不同的記憶體。然而，佈局502與佈局402相比可能沒有顯著提高CLB到記憶體電路的通訊速度。
    現在參閱第6圖，顯示了包括記憶體電路300與CLB 302的佈局602的SOC 600。除了佈局402之外，SOC 500還可包括一個或多個SOC 400的元件。在佈局602中，記憶體電路300不沿著SOC 600的邊緣設置。而是，記憶體電路300沿著複數個行與列設置成一個陣列。該等行與列平行於SOC 600的側邊。CLB 302設置在記憶體電路300之間，也是沿著該等行與列呈陣列狀。該陣列位於遠離SOC 600邊緣的區域中。
    因此，第一CLB 302可沿著一行設置在兩個記憶體電路300之間，第二CLB 302可沿著一列設置在兩個記憶體電路300之間。第三CLB 302可設置在一矩形對角線的交叉點，該矩形的四個頂點為沿著第一列(或第一行)設置的兩個相鄰記憶體電路300與沿著第二列(或第二行)的兩個相鄰記憶體電路300，其中該第一列(或第一行)相鄰於該第二列(或第二行)。
    利用下面描述的佈局裝置，可以將CLB 302設置成使CLB 302與記憶體電路300之間的訊號路徑最優化。從而，佈局602與佈局402與502相比顯著地提高了CLB到記憶體電路的通訊速度。並且，佈局602比佈局402與502更加有效地利用了SOC 600的晶粒區。因此，對於給定的晶粒區，佈局602與佈局402與502相比可以利用更多的CLB 302及/或記憶體電路300。或者，對於給定數量的CLB 302與記憶體電路300，佈局602與佈局402與502相比佔用的晶粒區更少。因此，對於給定數量的CLB 302與記憶體電路300，使用佈局602的SOC 600的晶粒尺寸可分別小於使用佈局402與502的SOC 400與500的晶粒尺寸。
    現在參閱第7圖，佈局裝置700包括輸入模組702、處理模組704以及輸出模組706。佈局裝置700確定佈局602是否可以用於給定的電路設計或者該電路設計的一部分(即，確定佈局602的可行性)，以及確定包含行/列間距和該等行與列組成的佈局602的參數。
    如下面所解釋的，輸入模組702接收複數個輸入。處理模組704執行軟體程式，該軟體程式處理該等輸入以及確定佈局602的可行性與參數。輸出模組706輸出處理結果，該處理結果包括佈局602的可行性與參數。
    現在參閱第8圖，顯示了確定佈局602的可行性與參數的方法800。在步驟802，控制項接收複數個輸入，該等輸入包括電路的互連(interconnection)(例如，網路列表(netlist))、時序限制(例如，時脈定義等)以及晶粒面積。在步驟804，控制項確定多個與每個記憶體電路300通訊的CLB 302以及彼此相互通訊的CLB 302。在步驟806，控制項確定與一組記憶體電路300通訊的CLB 302的面積。在步驟808，控制項確定與多個記憶體電路300通訊的CLB 302的面積是否能夠與和CLB 302通訊的記憶體電路300的面積相比(例如，與多個記憶體電路300通訊的CLB 302的面積為與CLB 302通訊的記憶體電路300的面積的一預定比例)。
    在步驟810，如果CLB 302的面積不能與記憶體電路300的面積相比，那麼控制項確定陣列型佈局對於CLB 302與記憶體電路300是不可行的。在步驟812，如果CLB 302的面積可以與記憶體電路300的面積相比，那麼控制項確定陣列型佈局對於CLB 302與記憶體電路300是可行的，並且確定關於該陣列型佈局的參數。關於該陣列型佈局的參數包括行/列間距以及圍繞記憶體電路300的CLB 302的分組、分佈以及位置，等等。
    在步驟814，控制項首先根據時序限制其次再根據CLB 302與記憶體電路300之間的互連，來分配圍繞記憶體電路300的CLB 302。例如，在與一組記憶體電路300通訊的一組CLB 302中，如果CLB 302使用具有寬鬆的時序要求的訊號路徑(即，較長的訊號路徑)，那麼控制項可以定位CLB 302離該組CLB 302及/或該組記憶體電路300比離在該組中的剩餘CLB 302更遠。
    在一個實施例中，該等輸入可包括電路連接資訊(例如，網路列表，典型地基於Verilog)、時序限制(例如，時脈定義、時延等)等等。該等輸入還可包括電路的時序模型(例如，程式館檔案、Spice資料等)。如果面積沒有包含在該時序模型中，那麼該等輸入還可包括電路的物理資訊(例如，使用Milkway資料庫)。
    在靜態時序分析(STA，Static Timing Analysis)環境中，該軟體程式確定與每個記憶體電路300通訊的CLB 302的面積與數量。特別地，該軟體程式產生具有到每個記憶體電路300的有效時序路徑的CLB 302的集合(collection)。集合受時序間隙(slack)閾值以及傳輸管線深度(即，時序路徑的等級的數目)的驅使。並且，該軟體程式獲得記憶體電路與CLB集合的交集。
    該軟體程式可以使用不同基準來確定CLB 302與記憶體電路300的陣列型佈局是否有利以及確定該陣列的參數。例如，第一基準可以為CLB面積的最大交集與相交的記憶體面積的比。第二基準可以為CLB交集的絕對面積以及相交的記憶體的絕對面積。該軟體程式可確定CLB互連的密度(即，與一般CLB 302通訊的CLB 302的個數)。對於每個時序起始點(典型地，CLB 302中的正反器)，該軟體程式可以從該起始點產生間隙小於閾值的一個時序路徑集合，以及可以儲存包含在該等時序路徑中的所有CLB扇出(fanout)。該軟體程式可以發現集合的交集，以確定CLB互連比。第三基準可以為STA驅動的絕對大小，即，相交的CLB。這些基準為記憶體電路300與CLB 302之間的交叉耦合與時序驅動的互連。這些值用來確定CLB 302與記憶體電路300的陣列型佈局是否有利，以及確定該陣列的參數(例如，行/列間距等)。
    因此，該軟體程式考慮到元件之間的互連以及該等元件之間的訊號路徑的時序而執行分析。基於該分析，該軟體程式產生關於在陣列中放置該等元件的可行性以及該陣列參數(例如，該陣列中該等元件的位置、間距等)的資料，而不需使用者提供電路列表以及在陣列中設置該等元件所需的參數(例如，在該陣列中放置該等電路的位置)。
    前面的描述實質上僅僅是舉例說明，而絕非意圖限制本發明、本發明的應用或用途。本發明的廣泛教導可以各種形式實現。因此，儘管本發明包括特別示例，但是不應當因為基於圖示、說明書以及所述申請專利範圍的研究，其他的改變將顯而易見，而限制本發明的實際範圍。為了清楚的目的，圖示中將使用相同的參考數字來表示同樣的元件。如本文中使用的，A、B及C的至少其中之一這樣的片語應採用非排他的邏輯“或”來表示一個邏輯(A或B或C)。應該理解的是在不改變本發明原理的基礎上，方法中的一個或多個步驟可以不同的順序(或同時地)被執行。
    如本文中使用的，詞語“模組”可以指下列元件、可以是下列元件的一部分，或者可以包括下列元件，所述的元件包括專用積體電路(ASIC，Application Specific Integrated Circuit)、分立電路、積體電路、組合邏輯電路、場效可編程閘陣列(FPGA，Field Programmable Gate Array)、執行代碼的處理器(共用的、專用的或集群的)、提供所述功能的其他適合的硬體元件、或者上述元件某些或全部的組合，例如在系統晶片中。詞語“模組”可以包括儲存被處理器執行的代碼的記憶體(共用的、專用的或集群的)。
    上述使用的詞語“代碼”可以包括軟體、固件及/或微代碼，並且可以表示程式、例行程式、功能、等級及/或客體。上述使用的詞語“共用的”表示來自多個模組的某些代碼或全部代碼可以使用單個(共用的)處理器來執行。另外，來自多個模組的某些代碼或全部代碼可以由單個(共用的)記憶體儲存。上述使用的詞語“集群的”表示來自單個模組的某些代碼或全部代碼可以使用一組處理器來執行。另外，來自單個模組的某些代碼或全部代碼可以使用一組記憶體來儲存。
    本文描述的設備與方法可以由被一個或多個處理器執行的一個或多個電腦程式來部分地或全部地實現。所述電腦程式包括處理器可執行指令，該處理器可執行指令儲存在至少一個非暫時性的具體電腦可讀介質上。所述電腦程式還可以包括及/或依賴儲存的資料。非暫時性的具體電腦可讀介質的非限制示例包括非揮發性記憶體、揮發性記憶體、磁記憶體以及光記憶體。
    本申請案主張於2011年11月22日提出之美國臨時專利申請第61/563,001號的利益，上述申請的全部發明內容作為參考納入到本文。
    300‧‧‧記憶體電路
    302‧‧‧可組態邏輯區塊
    400‧‧‧系統晶片
    402‧‧‧佈局
    404‧‧‧處理器
    406‧‧‧記憶體
    408‧‧‧通訊模組
    410‧‧‧電源管理模組
    权利要求:
    Claims (17)
    [1] 一種積體電路，包括：複數個記憶體電路，沿著複數個行與複數個列設置在一晶粒上，其中該等記憶體電路的每一個皆包括複數個記憶體單元；以及複數個邏輯電路，設置在沿著該等行與該等列的該等記憶體電路之間的該晶粒上，其中該等邏輯電路配置以與該等記憶體電路的一個或多個通訊。
    [2] 依據申請專利範圍第1項所述的積體電路，其中該等行與該等列係設置在遠離該晶粒的一邊緣的一區域中。
    [3] 依據申請專利範圍第1項所述的積體電路，其中該等記憶體單元包括基於鎖存器的隨機存取記憶體單元。
    [4] 依據申請專利範圍第1項所述的積體電路，其中該等邏輯電路包括組合邏輯電路與時序邏輯電路的至少其中之一。
    [5] 依據申請專利範圍第1項所述的積體電路，其中該等記憶體電路具有一預定的記憶體容量。
    [6] 依據申請專利範圍第1項所述的積體電路，其中該等記憶體電路的至少其中之一具有與其他記憶體電路不同的一記憶體容量。
    [7] 依據申請專利範圍第1項所述的積體電路，其中該等邏輯電路的至少其中之一配置以：在一儲存裝置的一讀取操作或一寫入操作期間處理訊號，其中該儲存裝置包括一硬碟、一光碟或一固態硬碟；以及將通過處理而產生的資料儲存到該等記憶體電路的一個或多個中。
    [8] 依據申請專利範圍第1項所述的積體電路，其中該等邏輯電路的至少其中之一配置以：在一通訊裝置的一發送操作或一接收操作期間處理訊號；以及將通過處理而產生的資料儲存到該等記憶體電路的一個或多個中。
    [9] 依據申請專利範圍第1項所述的積體電路，其中：該等邏輯電路中的一第一個被配置以(i)從該等記憶體電路中的一第一個中檢索一第一資料，(ii)通過處理該第一資料而產生一第二資料，以及(iii)將該第二資料儲存於該等記憶體電路中的一第二個；以及該等邏輯電路中的一第二個被配置以(i)從該等記憶體電路中的該第二個中檢索該第二資料，(ii)通過處理該第二資料而產生一第三資料，以及(iii)將該第三資料儲存於該等記憶體電路中的該第一個，其中該等邏輯電路中的該第一個被配置以處理該第三資料。
    [10] 一種系統，包括：一輸入模組，配置以接收資料，該資料包括(i)將要設置在一晶粒上的複數個記憶體電路與複數個邏輯電路的一列表，(ii)該等記憶體電路與該等邏輯電路的複數個輸入訊號及複數個輸出訊號的時序，以及(iii)該晶粒的面積；以及一處理模組，配置以處理該資料，確定被配置以與複數個該等記憶體電路通訊的複數個該等邏輯電路的面積是否大於或等於一預定比例的該等記憶體電路的面積，以及以一陣列式佈局將該等記憶體電路與該等邏輯電路設置於該晶粒的該面積上，以響應該複數個該等邏輯電路的該面積大於或等於該預定比例的該複數個該等記憶體電路的該面積。
    [11] 依據申請專利範圍第10項所述的系統，其中該處理模組被配置以確定包括該陣列式佈局的行與列之間間距的參數。
    [12] 依據申請專利範圍第10項所述的系統，其中該處理模組被配置成依據該等記憶體電路與該等邏輯電路的該等輸入訊號及該等輸出訊號的該時序來以該陣列式佈局分配該等邏輯電路。
    [13] 依據申請專利範圍第10項所述的系統，其中該處理模組被配置以依據該等記憶體電路與該等邏輯電路的連接來以該陣列式佈局分配該等邏輯電路。
    [14] 一種方法，包括：接收資料，該資料包括(i)將要設置在一晶粒上的複數個記憶體電路與複數個邏輯電路的一列表，(ii)該等記憶體電路與該等邏輯電路的複數個輸入訊號及複數個輸出訊號的時序，以及(iii)該晶粒的面積；處理該資料；確定被配置以與複數個該等記憶體電路通訊的複數個該等邏輯電路的面積是否大於或等於一預定比例的該等記憶體電路的面積；以及以一陣列式佈局將該等記憶體電路與該等邏輯電路設置於該晶粒的該面積上，以響應該複數個該等邏輯電路的該面積大於或等於該預定比例的該複數個該等記憶體電路的該面積。
    [15] 依據申請專利範圍第13項所述的方法，進一步包括確定包含該陣列式佈局的行與列之間間距的參數。
    [16] 依據申請專利範圍第13項所述的方法，進一步包括依據該等記憶體電路與該等邏輯電路的該等輸入訊號及該等輸出訊號的該時序來以該陣列式佈局分配該等邏輯電路。
    [17] 依據申請專利範圍第13項所述的方法，進一步包括依據該等記憶體電路與該等邏輯電路的連接來以該陣列式佈局分配該等邏輯電路。
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    同族专利:
    公开号 | 公开日
    JP2015502660A|2015-01-22|
    WO2013078294A2|2013-05-30|
    CN103946848A|2014-07-23|
    JP6257044B2|2018-01-10|
    US20130128648A1|2013-05-23|
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    US8902625B2|2014-12-02|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    TW231343B|1992-03-17|1994-10-01|Hitachi Seisakusyo Kk||
    US5657284A|1995-09-19|1997-08-12|Micron Technology, Inc.|Apparatus and method for testing for defects between memory cells in packaged semiconductor memory devices|
    US5767565A|1996-07-22|1998-06-16|Alliance Semiconductor Corporation|Semiconductor devices having cooperative mode option at assembly stage and method thereof|
    US5892703A|1997-06-13|1999-04-06|Micron Technology, Inc,|Memory architecture and decoder addressing|
    US6605962B2|2001-05-06|2003-08-12|Altera Corporation|PLD architecture for flexible placement of IP function blocks|
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